verilog中生成latch的问题

zhanghanqing · 发表于 2023-8-4 16:29:38

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这样的逻辑里面，不写else会导致latch吗？

upsingmen · 发表于 2023-8-4 16:45:42

不会。

zhanghanqing · 发表于 2023-8-4 16:49:55

upsingmen 发表于 2023-8-4 16:45
不会。

是只有always写组合逻辑的时候不加else时才会生成latch吗？

点灯小能手 · 发表于 2023-8-11 17:26:40

zhanghanqing 发表于 2023-8-4 16:49
是只有always写组合逻辑的时候不加else时才会生成latch吗？

是的，或者组合逻辑信号赋值给自身也会生成latch

[讨论] verilog中生成latch的问题