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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 关于AXI4 窄传输和非对齐传输AxADDR
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[求助] 关于AXI4 窄传输和非对齐传输AxADDR

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菠萝赛东
发表于 2023-7-28 15:58:57 | 显示全部楼层 |阅读模式
200资产
本帖最后由 菠萝赛东 于 2023-7-28 16:00 编辑

我在看AXI4协议的时候对窄传输总线起始地址有一些疑问，
比如下图所示的这种情况，为非对齐窄传输，第一个有效数据地址为0x07，
想问一下在实现时，在写地址通道中，放在地址总线上的AWADDR是
1. 原始的地址 0x07，由Slave判断非对齐与窄传输
2. 由Master处理Burst非对齐的地址，AWADDR=0x04
3. 还是放上与数据总线对齐的地址AWADDR = 0x00，
感觉这三种情况Slave都可以根据WSTRB，算出出下一Beat的地址，我更倾向于第二种，让Master将AWADDR对齐Burst地址，谢谢！



                               
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jennytanxx

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由master处理的是，第一笔是0x0，WSTRB在【63:56】有效，第二笔是0x8.WSTRB在【31:0】有效，第三笔是0x8，WSTRB在【63:32】有效，以此类推
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jennytanxx
发表于 2023-7-28 15:58:58 | 显示全部楼层
由master处理的是，第一笔是0x0，WSTRB在【63:56】有效，第二笔是0x8.WSTRB在【31:0】有效，第三笔是0x8，WSTRB在【63:32】有效，以此类推
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菠萝赛东
 楼主| 发表于 2023-7-28 17:55:58 | 显示全部楼层
顶一顶
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菠萝赛东
 楼主| 发表于 2023-7-29 15:17:40 | 显示全部楼层
捞一捞
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菠萝赛东
 楼主| 发表于 2023-8-5 14:28:01 | 显示全部楼层


jennytanxx 发表于 2023-8-4 15:17
由master处理的是，第一笔是0x0，WSTRB在【63:56】有效，第二笔是0x8.WSTRB在【31:0】有效，第三笔是0x8，W ...


也就是说Master放在总线上的地址是对 Data bus位宽进行对齐以后的，而不是原始的Start Addr吗
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jennytanxx
发表于 2023-8-8 15:07:43 | 显示全部楼层
是啊
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jennytanxx
发表于 2023-8-10 14:28:56 | 显示全部楼层
更正一下哈，重新读了一下协议，第一笔 地址0x7数据【63：56】有效，第二笔，地址0x8，数据[31:0]有效，第三笔地址0xc ，数据【63：32】有效
微信图片_20230810094518.png
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菠萝赛东
 楼主| 发表于 2023-8-11 11:29:46 | 显示全部楼层


jennytanxx 发表于 2023-8-10 14:28
更正一下哈，重新读了一下协议，第一笔 地址0x7数据【63：56】有效，第二笔，地址0x8，数据[31:0]有效，第 ...


那其实Master放在Bus上的Addr 还是按非对齐的Start Addr来，对齐的工作就交给Slave或Interconnect了
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jennytanxx
发表于 2023-8-11 14:03:46 | 显示全部楼层


菠萝赛东 发表于 2023-8-11 11:29
那其实Master放在Bus上的Addr 还是按非对齐的Start Addr来，对齐的工作就交给Slave或Interconnect了
...


是的
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