12bit R2R结构DAC瞬态功耗很大，想要降一降，希望大佬们给点建议

Harold-HAN · 发表于 2023-7-21 16:25:29

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本帖最后由 Harold-HAN 于 2023-7-21 16:29 编辑

180nm的工艺，做12位的SARADC，但是目前做DAC遇到了问题，想请教一下大佬们。
之前尝试做电荷型DAC，但是发现高温下125℃时，crtmom电容上级板的电位会下降，FF工艺角下，甚至直接就罢工了，感觉是通过栅压自举电路电荷流失了，所以选择了R2R的DAC，R2R结构如下

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目前瞬态功耗最大为3.08mA
图片中的尖峰是DAC控制字变化时产生的
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求助：1.目前需求是想要降到5uA之内，同时又要DAC的INL小于1LSB
提问：大佬，有没有什么其他比较好的MOS开关结构?
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yjj_123 · 发表于 2023-7-21 18:01:12

本帖最后由 yjj_123 于 2023-7-21 18:02 编辑

开关宽长比设置大一些，想要降功耗就把电阻调大，但电阻大了的不利影响要考虑
开关控制信号可以用那种不交叠时钟的结构

Harold-HAN · 发表于 2023-7-24 08:47:11

yjj_123 发表于 2023-7-21 18:01
开关宽长比设置大一些，想要降功耗就把电阻调大，但电阻大了的不利影响要考虑
开关控制信号可以用那种不交 ...

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电阻放到传输们前端会导致上图情况，宽长比目前是120，看起来似乎不能将电阻放到传输门前端

Harold-HAN · 发表于 2023-7-24 16:12:25

对于ADC的测试，我不知道该如何进行，只是看到需要测试一些静态参数(DNL\INL)，以及动态参数(SNR、SFDR)，那如何建立仿真仿真环境，想请教大佬有没有相关的教程可以参考？

jyh822 · 发表于 2023-8-24 19:18:36

研究后用多大电阻？

Harold-HAN · 发表于 2023-8-25 15:27:37

jyh822 发表于 2023-8-24 19:18
研究后用多大电阻？

我大概使用的是1M左右（基本单位R就是1M多一点）的电阻。这个结构就是会出现开关时序一致，导致产生参考电压VREF瞬间的接到AVSS上，我现在也在想有没有更好的方法解决这个问题。现在后续还发现在125℃的情况下，接在VREF的传输门在关闭状态下，FF工艺角仍然有接近10nA的漏电，所以目前传输门有点问题，但如果想增加栅长L来减小漏电，宽长比大概在1u/2u时，还是会有2nA的漏电，而且又会导致电阻网络不匹配，目前暂时没有想到很好的办法。头大

jyh822 · 发表于 2023-9-1 21:32:09

125°漏电可能是工艺模型的问题，实际做出来完全没漏电，我建议可以不考虑FF125.

Harold-HAN · 发表于 2023-9-11 16:40:36

jyh822 发表于 2023-9-1 21:32
125°漏电可能是工艺模型的问题，实际做出来完全没漏电，我建议可以不考虑FF125. ...

好的，感谢

muchunlin · 发表于 2024-10-30 10:04:54

你好，请问这种结构一般单位电阻的大小怎么考虑的呢

test_123 · 发表于 2024-10-30 11:06:34

没有薄膜电阻，能做到12位，怀疑

[求助] 12bit R2R结构DAC瞬态功耗很大，想要降一降，希望大佬们给点建议

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