请教Design Compiler逻辑综合的时候编写时序约束问题

thrallzy

我想请教一下各位大佬，在编写时序约束的时候一般需要包含什么，然后如果没有spec的情况下，一般那些数值是多少呢，有没有什么经验值，比如是时钟周期的百分之多少？

kk2009

这个不是什么经验，而是根据实际的情况，定下来的：
比如clock frequency，就是根据需要，功能模块需要什么的频率，一般情况下，syn的加10%的margin，就是over constrain，在P&R的时候再放开这个over constrain。
而clock的duty cycle，就要看时钟源，如果直接xtal，一般都是50%，如果是PLL过来的，那么就是看jitter的参数，一般情况下duty cycle都是50%的，而jitter是加在uncertainty上。

thrallzy

kk2009 发表于 2023-7-21 01:59
这个不是什么经验，而是根据实际的情况，定下来的：
比如clock frequency，就是根据需要，功能模块需要什么 ...

如果是拿一些开源设计来逻辑综合，应该怎么去定呢？就是手上只有RTL代码

唐三彩骆驼

参考别人曾经拿这个代码做出来的设计情况，比如别人拿开源代码做出来过1.5G , 你就可以把综合频率定小于1.5G 来综合

kk2009

thrallzy 发表于 2023-7-21 17:33
如果是拿一些开源设计来逻辑综合，应该怎么去定呢？就是手上只有RTL代码
...

这个你可以考虑扫频，也就是按照每10MHz增加，依次综合，得到面积、频率的曲线。

scutlee

kk2009 发表于 2023-7-25 01:00
这个你可以考虑扫频，也就是按照每10MHz增加，依次综合，得到面积、频率的曲线。
...

input delay 和output delay呢

kk2009

scutlee 发表于 2023-8-2 14:16
input delay 和output delay呢

可以考虑input/output delay 50%of clock period.

scutlee

kk2009 发表于 2023-8-3 00:59
可以考虑input/output delay 50%of clock period.

怎么不按实际情况计算

kk2009

scutlee 发表于 2023-8-3 10:50
怎么不按实际情况计算

最后肯定是按照实际的来计算，但是评估的时候，你怎么能知道实际的情况呢？


当然也可以按照更严一点的input_delay占70%,output_delay 占30%。
input delay占70%，就是说进来的信号跟clock周期里，在内部只能有30%的延时，比50%的约束要更紧一些。
output delay占30%，就是输出的信号跟clock之间只能由30%的delay，让后面的电路能更宽松一些。