数字原理图生成后过不了lvs

in_tears · 发表于 2023-7-17 19:18:05

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用innovus吐出的.v文件在virtuoso中通过导入verilog的方式生成了数字原理图，但在过lvs时碰到了端口命名无法识别，VDD变成VDD!，请大神解惑

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fengrlove · 发表于 2023-7-17 21:02:48

改一个

zymthb · 发表于 2023-7-18 10:36:10

这是名字不匹配。可以在lvs option中修改通配符设置或者把名字改统一

in_tears · 发表于 2023-7-18 11:46:48

zymthb 发表于 2023-7-18 10:36
这是名字不匹配。可以在lvs option中修改通配符设置或者把名字改统一

大佬是这样设置嘛，这样完成后port的error确实没了，但还剩一个net的错误不知道怎么改

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in_tears · 发表于 2023-7-18 11:49:17

因为是用.v文件生成的原理图，好像是virtuoso有bug，它没法识别EN[6]这种，我查资料说下划线形式能行，不晓得为啥没成功

in_tears · 发表于 2023-7-18 12:09:41

zymthb 发表于 2023-7-18 10:36
这是名字不匹配。可以在lvs option中修改通配符设置或者把名字改统一

请问具体怎么设置呢，不是很了解这块。。

CZB的筱 · 发表于 2023-7-25 10:52:50

让电路改方便一点，让他把_0-14改成<0:14>，后续你导入数字gds时候在option里面有将[]转为<>的选项勾上，还要这些!让电路改

lzqxiang · 发表于 2023-7-25 11:04:55

还可以用v2lvs的方法把.v转成.spi，再跑lvs

肆意 · 发表于 2023-7-25 14:50:40

学到了

in_tears · 发表于 2023-8-11 16:16:14

改完确实能解决，感谢！

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