模拟版图打孔 tech.th修改后skill脚本加载

yokio25

项目顶层金属与封装金属RDL的PA孔在常规的工厂的technology文件中是没有的定义的，为了在virtuoso中实现自动打PA孔，我写了一份technology文件pa_techfile，然后在cds目录的.cdsinit文件中加载以下两句话：
tcLoadTechFile(techGetTechFile(pdk_lib) pa_techfile)
techSaveTechFile(techGetTechFile(pdk_lib))
加载这两句话后，重新启动virtuoso后，能够实现自动打PA孔，而且PA孔能够看得见，正常如一般的V1和V2孔。

但是在验证DRC的时候会报错：CELL MTT55_RDL_4562 is reference but not define.

经研究，我发现是在.cdsinit加载的语句techSaveTechFile(techGetTechFile(pdk_lib))没有生效，原因是pdk路径的tech.db我没有修改权限。


请教大家，我不修改pdk下的tech.db文件前提下，能不能实现可以自动打PA孔，且DRC不报错？



备注：
1.这个是我项目单独需求，不希望修改了整个PDK的technolog文件，所以让管理员修改tech.db文件行不通；
2.其他方法，比如把PA孔单独建立一个cell，然后通过阵列实现打孔，这个方法我觉得效率太低。

yokio25

听说可以在.cdsinit里面如下设置，
envSelVal("graphic" "leCheckMissingLayers" 'boolean t);
但发现这样也不行，DRC仍然报错CELL 找不到

843071455

如果是单独需求，估计方法有限，那你就不attach pdk库，自己通过load tf的方式建库就是，反正也不影响你使用pdk库，也能满足你自己的定制需求。