PLL中的PFD设计

RFIC从零开始

想请问大佬们，为什么很多PFD的输入时钟信号要通过偶数个反相器后再输入到D触发器，比如下图输入的时钟信号通过18个反相器到D触发器，这是基于什么考虑的？
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RFIC从零开始

顶，求有大佬解答

cmkong

蹲。不过可以去掉反相器链试试有啥变化，我之前整体环路仿真时PFD中不加反相器链，直流点无法建立，仿真会报错。

RFIC从零开始

   

cmkong 发表于 2023-7-16 16:58
蹲。不过可以去掉反相器链试试有啥变化，我之前整体环路仿真时PFD中不加反相器链，直流点无法建立，仿真会 ...

我试过了，可以仿真

LoktikVJ

usually ground is much stronger power supply, and falling edge is sharper, sharper edge -> less impact of noise which is present on power rail at moment of PFD is triggered. FB divider and input ref signals have "risings logic". for rising to falling logic conversion you need odd number of inverters for ref/fb signals before PFD.

zhangzhichaoA

外部参考时钟给的信号是正弦波，需要转变为方波