PLL仿真问题咨询

Joychip20211202

如下图osc和pll电路架构，top_osc_o1输出频率我设定固定输出30MHz左右，然后pll0单元的pll_div_pre和pll_div_fb的倍数 N 分别设置为2和4；

且da_iset_pll0_lv[3:0]=0000，da_pll0_clka_div_lv[3:0]/da_pll0_clkb_div_lv[3:0]/da_pll0_clkc_div_lv[3:0]=0000/0000/0000，即N=1，不分频。

请问大家是不是在仿真时ad_pll0_clka_lv/ad_pll0_clkb_lv/ad_pll0_clkc_lv的输出频率是不是这样计算，其值固定在fout=30*(4/2)*1=60MHz呢？

另外我仿真出的波形，ad_pll0_clka_lv/ad_pll0_clkb_lv/ad_pll0_clkc_lv的频率好像是一直在做有规律地变化着，感觉没有被锁定，不知道我这么仿真和理解对不对呢？

还请各位高手帮忙指导下，不胜感激！