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楼主: benjude

[求助] 源漏共用的net线不接也能过lvs?

[复制链接]
发表于 2023-7-7 14:00:28 | 显示全部楼层
大佬们求问,合并有源区省略CT孔后,那根线是什么状态?
https://bbs.eetop.cn/thread-912290-1-1.html
(出处: EETOP 创芯网论坛 (原名:电子顶级开发网))
是不是和这种电路一样
发表于 2023-7-7 14:22:57 | 显示全部楼层
原因是你的LVS option中的gate栏目里面的Split Gate Reduction开启了,如果你想让这样的连接在LVS中报错,那么取消勾选 Use settings from rules,以及取消Reduction spilt gates,然后再跑LVS
 楼主| 发表于 2023-7-7 14:40:24 | 显示全部楼层


李幕白 发表于 2023-7-7 14:22
原因是你的LVS option中的gate栏目里面的Split Gate Reduction开启了,如果你想让这样的连接在LVS中报错, ...


谢谢,确实是这样。不过还是想不通的是,版图上显示是两根同net线没接,应该还是得用金属接一起好一点把。不接不知道有什么风险没。
发表于 2023-7-7 16:41:51 | 显示全部楼层


benjude 发表于 2023-7-7 14:40
谢谢,确实是这样。不过还是想不通的是,版图上显示是两根同net线没接,应该还是得用金属接一起好一点把 ...


线接不接都可以,根据电路的角度,它们都是同电位,没有引出去接其他电位,那么其实没必要接一起,从版图角度来看,接一起反而会多了孔跟连线,使得布局看起来更复杂,没什么“好处”

 楼主| 发表于 2023-7-10 11:20:37 | 显示全部楼层


HDZ980104 发表于 2023-7-7 11:43
你这个只有一个器件接地吧    看你两个都有接地?


因为m是2,相当于两个管子,并且没共用源,所以两个接地
 楼主| 发表于 2023-7-10 11:21:31 | 显示全部楼层


591954064 发表于 2023-7-7 14:00
大佬们求问,合并有源区省略CT孔后,那根线是什么状态?
https://bbs.eetop.cn/thread-912290-1-1.html
(出 ...


是的
发表于 2023-7-11 15:53:24 | 显示全部楼层
不想打开split gate的话可以把电路上的器件和要省略的那条线都改成<0:1>的形式
发表于 2023-8-29 14:28:53 | 显示全部楼层
本帖最后由 gaohua19871011 于 2023-8-29 14:33 编辑

有些位置多并联后串联的情况下确实有这种画法,及验证需求·····
你这应该是为了举例吧,简单的并联后串联,m=2这么画,看上去怪怪的,硬生生的造出了Split Gate
发表于 2023-12-22 16:28:32 | 显示全部楼层
你拉AA开不连金属,lvs不过不是应该的吗,你凭什么认为这样可以过
发表于 2023-12-22 16:49:41 | 显示全部楼层
LVS RULE里面有一个开关“LVS REDUCE SPLIT GATES”,关掉LVS就能跑出来错误了
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