16bit ADC测试和后仿真结果差距较大

钮祜禄寇 · 发表于 2023-6-7 10:42:24

esbwong 发表于 2023-6-7 10:18
如果还是不行, 变慢clock试试?

好的好的，谢谢您！！！我昨天试了变慢时钟有点效果，但不那么明显，我现在感觉可能您说的那个vref和supply的影响还是有点大可能还有我的PCB 的影响，我昨天尝试了不同的稳压源给我需要的电平，对整个噪底的大小影响很明显。（我第一次流片和搞测试感觉好多问题都没考虑都到

）非常感谢您的耐心指导！！！！

钮祜禄寇 · 发表于 2023-6-7 10:46:04

novaming 发表于 2023-6-7 10:22
把所有的参考和时钟源都弄的干净点，如果是短接，应该能低点
PCB也需要考虑，底噪在-120dB是可以达到的
...

好的谢谢您！！！还有个问题想问，时钟源我是用FPGA产生给的，不知道这个时钟的纯净度对我这个影响会有多大，或者具体说怎么影响的（

我头一次搞，菜鸡落泪

esbwong · 发表于 2023-6-7 11:24:57

FPGA 时钟源 jitter 大, dc input 影响不大, ac input 影响大
check PCB ground... FPGA ADC grounding 不正确会影响大
之前后仿有没有 bondwire parasitics???

钮祜禄寇 · 发表于 2023-6-7 15:38:26

esbwong 发表于 2023-6-7 11:24
FPGA 时钟源 jitter 大, dc input 影响不大, ac input 影响大
check PCB ground... FPGA ADC grounding 不 ...

后仿真没考虑bonding寄生的影响，我再找找原因，太谢谢您了！！！！！提供了很大的帮助

nanke · 发表于 2023-6-7 16:47:35

本帖最后由 nanke 于 2023-6-7 16:54 编辑

噪底高不是时钟就是电源（参考电压）的问题，别用廉价的fpga了，整个干净的时钟吧。
也不排除噪声就是这么大。

钮祜禄寇 · 发表于 2023-6-7 19:44:19

nanke 发表于 2023-6-7 16:47
噪底高不是时钟就是电源（参考电压）的问题，别用廉价的fpga了，整个干净的时钟吧。
也不排除噪声就是这么 ...

好滴好滴，谢谢您！

土豆回锅 · 发表于 2023-7-11 23:01:38

钮祜禄寇发表于 2023-6-6 08:56
是sigma-delta类型，有没有哪位前辈能指导一下

你好想咨询一下 sd 的测试方案

钮祜禄寇 · 发表于 2023-7-13 21:51:40

土豆回锅发表于 2023-7-11 23:01
你好想咨询一下 sd 的测试方案

我是新手朋友，板子做的也有问题555

[求助] 16bit ADC测试和后仿真结果差距较大