后仿真发现，反标的timing 不对

husthxing · 发表于 2023-6-2 10:19:46

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本帖最后由 husthxing 于 2023-6-20 15:26 编辑

   做完PR后，post simulation 发现从波形里看到某个寄存器的CK端到 Q端的IOPATH 路径时间跟 sdf 里标注的不一致，波形里该寄存器的CK端到 Q端的IOPATH 路径时间要比 sdf 里标注的时间要短，但是波形里该寄存器的CK端到 QN端的IOPATH 路径时间跟 sdf 里标注的时间一致。在log 里找到了该寄存器的相关Warning。
   如下图所示：

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log里还有其他地方报了类似的warning，请问是什么原因导致这种现象的啊。

gerry1812 · 发表于 2023-6-3 21:49:28

如果sdf对应的cornner没有问题的话，那就在编译命令中加个-override_timescale=1ns/1ps

husthxing · 发表于 2023-6-20 13:58:33

gerry1812 发表于 2023-6-3 21:49
如果sdf对应的cornner没有问题的话，那就在编译命令中加个-override_timescale=1ns/1ps ...

好的，我试试，谢谢！

husthxing · 发表于 2023-6-20 15:25:14

gerry1812 发表于 2023-6-3 21:49
如果sdf对应的cornner没有问题的话，那就在编译命令中加个-override_timescale=1ns/1ps ...

你好，试了你这个方法，还是一样的。

潇洒的蛋壳Chris · 发表于 2023-6-20 17:07:26

可以查看这个reg的后一级的cell的transaction是否是变好了，导致interconnect delay是负值，EDA工具很难模拟负延时，所以将互联的负延时整合到前一cell的IO path里，就造成了这种warning

husthxing · 发表于 2023-8-17 11:46:43

潇洒的蛋壳Chris 发表于 2023-6-20 17:07
可以查看这个reg的后一级的cell的transaction是否是变好了，导致interconnect delay是负值，EDA工具很难模 ...

好的，我看下，谢谢！

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