scan仿真pattern时遇到问题

wl1976114031

我在仿真时，遇到了一个reg的Q端，在没有时钟的情况下，发生了1->0的跳变，导致仿真Mismatch.

这个跳变点，在SE拉低后1ps，感觉上和SE有关联。DC和AC的par，Serial都挂了，Chain是pass的
已经追到了Primitive cell的reg描述，确定是没有时钟的情况下，Q跳变了，有拉force信号看，这里没有被force。
有没有大佬遇到过类似的问题呢？或者能说一些debug的思路呢？

wangwei19951118

具体mismatch的信息是啥？没有时钟，q却跳变了？时钟、复位正常吗？

DFTbin

前仿真还是后仿真？如果是前仿，有没有加【不做时序检查的命令】；如果是后仿真，是用PSD定位的reg出现跳变异常吗？如果是的，建议在verilog代码窗口找到该reg原始的module，看看构成该单元的内部信号是怎么跳的。