有没有办法检查layout上串联电阻接到PAD的nwell

laizhixin · 发表于 2023-5-29 16:40:16

本帖最后由 laizhixin 于 2023-5-30 16:23 编辑

yguvyg · 发表于 2023-5-30 10:34:21

出pin的名字加上pad_xxx前缀，然后drc可以检查出来

A565417449 · 发表于 2023-5-30 10:49:41

意思是想实现：即使此NWELL是过电阻连到PAD的，也想把这个NWELL识别成IO的NWELL，也要报latchup间距吗？如果是这个的话，DRC是可以实现的

laizhixin · 发表于 2023-5-30 14:27:17

A565417449 发表于 2023-5-30 10:49
意思是想实现：即使此NWELL是过电阻连到PAD的，也想把这个NWELL识别成IO的NWELL，也要报latchup间距吗？如 ...

前提是需要连接关系在电阻处不断开？

A565417449 · 发表于 2023-5-30 14:40:53

laizhixin 发表于 2023-5-30 14:27
前提是需要连接关系在电阻处不断开？

我没具体看，但是我知道基本所有DRC rule都可以会有这个option来检查latchup rule，即电阻能切断IO和内部的连接性和不切，如下图：

登录/注册后可看大图

如果你想自己写的话，照的他这个option依葫芦huap

ljh065216 · 发表于 2023-5-30 15:11:43

具体怎么操作。大pad的label吗？

laizhixin · 发表于 2023-5-30 17:04:00

A565417449 发表于 2023-5-30 14:40
我没具体看，但是我知道基本所有DRC rule都可以会有这个option来检查latchup rule，即电阻能切断IO和内部 ...

这种的话就是全局的res都通了，这不是我想要的

A565417449 · 发表于 2023-5-30 18:09:05

你没理解我的意思，或者说你为什么有这个需求，只是想显示过电阻接PAD的NWELL区域吗

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