LDO的压差电压到底是怎么推的啊？怎么我没一眼看出来

Arashi丶

压差应该是输入到输出的。输入是电源，该电源一般也会用到那个比较器上，所以比较器的极限输出就是电源，用N管的话，正常工作的时候，LDO的输出保底就会比gate，也就是比较器的输出低一个vgs。p管就不存在vgs的限制，只需要饱和就行

xuwenwei

压差是电源电压和输出电压的差  ，pmos是vds 然后最小的不就是vdsat吗

vannylee

   

Arashi丶 发表于 2023-5-17 09:47
压差应该是输入到输出的。输入是电源，该电源一般也会用到那个比较器上，所以比较器的极限输出就是电源，用 ...

确实nmos的Vgs存在你所说的限制，所以你的意思是nmos源端比gate少一个Vgs，即是比漏端少了一个Vgs是吗？

狒狒的柯基

不知道这个图对你有没有帮助，NMOS功率管本身Vg的限制实际上还会影响前级电路中管子的工作。
就图片中的(e)图来说，NMOS要求Vg > Vo+Vthn，但Vg的升高会直接导致前面PMOS的Vsd下降。如果要求他们都工作在饱和区，那么对于前面的PMOS还需要加上Vdd-Vg>Vdsat的限制条件。两者结合起来，使用NMOS功率管时的最小压差就是Vthn + Vdsat了。实际情况中Vgs一般比Vth高，所以写Vdropout > Vgs + Vdsat作为条件也比较合理。

vannylee

   

狒狒的柯基 发表于 2023-5-17 10:35
不知道这个图对你有没有帮助，NMOS功率管本身Vg的限制实际上还会影响前级电路中管子的工作。
就图片中的(e ...

感谢大佬，可以这么说，对于NMOS，功率管的栅极电压最大只能是VDD-Vdsat，那么源极最大是VDD-Vdsat-Vgs，因此压差就是VDD-(VDD-Vdsat-Vgs)=Vdsat+Vgs；

按照这种方式很好理解，但是对于PMOS，又怎么去理解呢？PMOS源端比GATE高了一个Vgs，，然后怎么理解压差是Vdsat呢？

522526tl

你可以理解PMOS最大输出电压条件是gate——>0，P管的D端电压变化不影响Vgs,管子一直打开，NMOS最大输出电压为gate——>VDD，输出升到Vgate-Vth时就会关断，输出电压就升不上去了，输出电压永远比gate低一个Vth，gate电压最大拉到VDD。所以电路里面你也会发现为什么会用PMOS做上拉，因为PMOS才能将输出拉到VDD,NMOS是不行的，同理，NMOS做下拉，PMOS做下拉也是不能将输出拉到GND的

狒狒的柯基

   

vannylee 发表于 2023-5-17 10:48
感谢大佬，可以这么说，对于NMOS，功率管的栅极电压最大只能是VDD-Vdsat，那么源极最大是VDD-Vdsat-Vgs， ...

对于PMOS来说只要满足Vdropout= Vsd > Vsg-|Vth|= Vdsat 就能够工作在饱和区，只需要满足这一个条件就可以了。你设计的dropout大一点那Vg就低一点，dropout小一些那Vg就高一点，仅此而已。说白了就是PMOS的dropout 最小值 并不像NMOS为了让自己饱和导通而存在对于最小Vg的限制（进而影响Vdd的最小值，进而影响dropout电压）。

billgolden

如果你了解共源放大器和源跟随放大器，这个问题就很简单了。

xj0ipk

把运放具体结构画出来就知道了