pt时序问题

新手上路哈哈哈

请问各位大佬，这是我pt后的时序文件，最后剩这个违例，不知道如何解决，是不是clock network delay太大了.时钟周期是100ns

jake

这个是hold violation，貌似CTS做得比较差，launch和capture间差了几乎2ns。
如果不想重做P&R，那就只能insert buffer了。如果库里有delay cell，考虑用delay cell来fix hold violation

新手上路哈哈哈

jake 发表于 2023-5-14 14:48
这个是hold violation，貌似CTS做得比较差，launch和capture间差了几乎2ns。
如果不想重做P&R，那就只能ins ...

set_clock_tree_options -clock_trees "CLK"\
                       -max_transition 3\
                       -target_skew 0.3\
                       -max_fanout 10\
                       -ocv_clustering true
时钟周期是100ns,这样合理吗

jake

新手上路哈哈哈 发表于 2023-5-14 02:17
set_clock_tree_options -clock_trees "CLK"\
                       -max_transition 3\
              ...

Clock tree上max_transition 3实在太大了，跟target_skew 0.3其实是有矛盾的。其余部分max_transition 3可能是合适的，但时钟树上max_transition应该小很多，才能保证实现尽可能小的skew。建议打开.lib看一下常见的触发器characterize的范围。

max_fanout貌似小了一点，不妨试一下15-20。一个X3/X4 CTB/CTINV驱动15个X1 DFF应该是可以的。

王晦气

一个REG的delay都是1ns， -1.25ns应该不难修吧

voiluce

貌似， spef 没有抽 ？

lulanlanily

skew 太差，不想重做tree的话，setup margin 应该很大吧，这hold 应该好修。

菜鸟一号

tree做平，或者插buffer