关于门控时钟的FPGA验证问题？

american007 · 发表于 2023-4-25 07:11:17

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芯片设计从低功耗考虑，设计了100多个门控时钟，如果试验xilinx的FPGA去验证的话，如果试验FPGA的原语BUFGCE来对时钟进行门控的话，BUFGCE个数不够，该如何处理？

coolbear2021 · 发表于 2023-4-25 08:57:03

可考虑使用synplify综合，synplify可以在满足一定条件的情况下进行门控时钟转换，将门控的使能控制转化到FPGA中寄存器的时钟使能上，不需要占用BUFG资源。

xiaowuzxc · 发表于 2023-4-25 10:12:54

vivado也有门控时钟转换功能

zx7504081 · 发表于 2023-4-25 15:31:16

1）问当时设计这些gate clk的人，能不能直接bypass，这是最佳方案；
2）synplify综合成edf再放到vivado里进PR，synplify的门控转换相对vivado要好一些

kpsuwen · 发表于 2023-4-27 14:08:59

这都是经验，学习到了

american007 · 发表于 2023-5-3 10:33:58

本帖最后由 american007 于 2023-5-3 10:38 编辑

感谢各位的回复，另外，如果降频到10Mhz以下的话，使用
assign clk_out = en ? clk_in : 1'b0;

使用这种控制信号的verilog语句直接将将ASIC的门控时钟转换到fpga上，在时钟频率比较低的情况下，是否有问题？

coolbear2021 · 发表于 2023-5-5 09:35:13

american007 发表于 2023-5-3 10:33
感谢各位的回复，另外，如果降频到10Mhz以下的话，使用
assign clk_out = en ? clk_in : 1'b0;

如果使用synplify的话，工具对icg实现代码是有一定要求的，具体请看synpllify的user guide，上面有推荐的写法。你这个写法应该是不行的。对于时钟频率，门控时钟转换好像没有限制，慢的快的都行。

luckylkun · 发表于 2023-9-1 09:41:24

能否用使能控制替代？

john.jiang · 发表于 2023-9-1 15:54:12

american007 发表于 2023-5-3 10:33
感谢各位的回复，另外，如果降频到10Mhz以下的话，使用
assign clk_out = en ? clk_in : 1'b0;

我按照你这种方式在xilinx FPGA上面实验了，会把lut的时钟约束不到位，出现莫名其妙的问题啊，不知道其他人遇到同样的问题怎么处理啊

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