SAR ADC DNL/INL差

jamesfeng · 发表于 2023-4-23 20:54:42

DNL inl没法跑。基本上你自己手算就行吧

jamesfeng · 发表于 2023-4-25 08:10:24

DNL INL本来就是因为mismatch引起的，如果不加mismatch，没有意义

kuxuanxinzai · 发表于 2023-4-25 08:35:54

用的理想电容，你这只能叫功能验证。没有电容mismatch ，前仿真理论上就应该是10bit 。如果不到，说明电路还没做好。

仿真出来看你后端明显有功能性问题，提出下面的几种可能性，供参考：
1. 电容整列在翻转后，下一次比较器开始比较之前，是否有完全settle 到10bit 的精度要求？
2. 电容整列SAR 逻辑的开关切换逻辑，是否有逻辑错误，导致vrefp 和vrefn 有同时导通的可能？
3. 采样时间是否足够，信号采样到上极板是否已经settle 到10bit 精度？
4. 你现在用的是单端还是差分的结构？如果是单端的话，有没有可能是因为开关的共模问题导致。
5. 电容整列的切换方式，是保持比较器共模不变的方式，还是那种共模会下降的架构？有没有可能是比较器随共模的波动出现动态的offset 变动。

上面只是一些可能性，你最终只有6bit ，这还属于功能问题，仔细检查应该能找到的。如果是10bit 下降到9.5bit ，这种属于性能问题，反而比较难直接看出来，只能用理想器件替代部分模块，一个一个排除。

希望对你有所帮助！

buxiangwanla · 发表于 2023-4-25 10:35:50

jamesfeng 发表于 2023-4-25 08:10
DNL INL本来就是因为mismatch引起的，如果不加mismatch，没有意义

好的，谢谢！方便介绍一下，怎么计算DNL么？

buxiangwanla · 发表于 2023-4-25 10:39:27

本帖最后由 buxiangwanla 于 2023-4-25 11:21 编辑

kuxuanxinzai 发表于 2023-4-25 08:35
用的理想电容，你这只能叫功能验证。没有电容mismatch ，前仿真理论上就应该是10bit 。如果不到，说明电 ...

谢谢指导！

关于第二条的问题已经解决，存在这样的问题导致了ENOB很低，但是修改完这个问题后，ENOB有8.95bit，还是存在一定的误差；
关于第四条，用的差分的结构；
关于第五条，用的分裂电容的vcom-based结构；

关于第一条，第三条plot波形出来，您看一下。

jamesfeng · 发表于 2023-4-25 20:27:41

这个需要慢慢调了，先看时序，比较器吧

kuxuanxinzai · 发表于 2023-4-27 14:56:55

buxiangwanla 发表于 2023-4-25 10:39
谢谢指导！

关于第二条的问题已经解决，存在这样的问题导致了ENOB很低，但是修改完这个问题后，ENOB有8.9 ...

从你的波形上看，有可能是没有给电容整列留足够的settle 时间（你的settle 时间还不到1/4 cycle , ）。在接近60db 左右的时候，肉眼是看不出来的，需要你去慢慢排查，比如更换理想的比较器，比如留跟多的DAC settle 时间。

大叔想学ADC · 发表于 2024-9-26 09:49:41

请问你仿真dnl的输入斜坡斜率是多少，量化范围/(2的n次方*Tsample)吗，遇到了和你一样的问题

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