综合什么时候需要创建时钟，什么时候不需要？

zhiwenhao · 发表于 2023-4-17 09:24:24

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按照一般的理解，时钟的输入端需要创建，分频后的需要generate。但是现在遇见这么一个问题，有一个phy输出的status信号，拉到了控制器中，在控制器中接到了一个触发器的CK端，该触发器在status的上升沿进行采样，但这个status信号并不是经常变的，所以没有创建时钟，但是在dc和pt的报告中提示这个ck端没有时钟，D端没有约束，所以这种情况下是否需要把phy的status输出信号作为时钟创建？如果不需要，那么这个ck端没有时钟是否需要处理呢？

hzhou · 发表于 2023-4-17 12:34:24

状态信号status，连接到触发器的CK端，通常不是一个好的处理方式，除了status信号可能有毛刺会引起误动作外，建议设计尽可能采用同步电路，会简化时序分析；

huluxing123 · 发表于 2023-4-17 13:52:15

一般phy都自sdc吧，看看phy的sdc里面有没有创建时钟就清楚了

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