RDAC的DNL与INL后仿性能较差

onelittlewhite

作者有手动算过DNL吗？我同样的参数设置，calculator里的DNL函数算出的DNL和我手动算的差很大，不知道为什么

Ecooq

   

Cx_1221 发表于 2023-4-13 13:54
RDAC的输出是VDAC，先仿真DC，得出VDAC的数值，然后在calculator的公式里面找到DNL、INL，设置如上;我也 ...

为什么同样设置，我的就不出图呢

Ecooq

   

Cx_1221 发表于 2023-4-14 19:53
解决了，是layout的一个出PIN的问题

电路图仿真还要考虑线长吗。会对仿真造成影响？

OKOKY

   

Ecooq 发表于 2025-5-13 16:44
电路图仿真还要考虑线长吗。会对仿真造成影响？

是后仿有问题，layout里面连线的影响

rhett583

会不会出在开关上，排查下抽头连接处的打孔。另外你全部用NMOS做开关？高压 低压会有Ron的差异，占比太大的话影响线性度

Cx_1221

   

rhett583 发表于 2025-5-13 17:45
会不会出在开关上，排查下抽头连接处的打孔。另外你全部用NMOS做开关？高压 低压会有Ron的差异，占比太大的 ...

学习了，感谢感谢！请问一下您提到的高低压NMOS的Ron会有差异。高低压指的是RDAC输出电压不同时，每个开关的导通的阻抗不一样吗？这个问题我还真没有想到，对于开关的导通阻抗我是取了大概为电阻的十分之一。但无法解决你提出的这个问题，如果需要优化线性度，要解决开关阻抗变化的问题。请问前辈您有什么想法吗，谢谢？