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发表于 2023-3-31 11:21:53 | 显示全部楼层 |阅读模式

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A Cascaded PLL (LC-PLL + RO-PLL) with a Programmable Double Realignment Achieving 204fs Integrated Jitter (100kHz to 100MHz) and -72dB Reference Spur | IEEE Conference Publication | IEEE Xplore



发表于 2023-3-31 12:32:00 | 显示全部楼层
下好了

A_Cascaded_PLL_LC-PLL__RO-PLL_with_a_Programmable_Double_Realignment_Achieving_2.pdf

1.22 MB, 下载次数: 8 , 下载积分: 资产 -2 信元, 下载支出 2 信元

ieee

 楼主| 发表于 2023-3-31 16:47:17 | 显示全部楼层
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