紧急求助！！！！怎样才能让ICC不优化、不改变dc出来的netlist！

wuxiaotao · 发表于 2023-3-25 11:53:10

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各位前辈，

本人通过利用数字标准单元库手搭了一个电路，并根据该电路写出了dc综合后映射完成的verilog 文件，即直接跳过了dc综合，我自己写了netlist文件，但是icc之后，会把我的这个网表给插入各种buffer，这并不是我想要的，我希望它不做任何优化直接生成版图，应该怎么做呢？求助求助！！！！！！！

OLED721 · 发表于 2023-3-25 16:38:31

手动操作place，不要跑cts和optcts，然后route，不要跑routeopt

maomao198477 · 发表于 2023-3-27 09:52:17

set dont_touch

wuxiaotao · 发表于 2023-4-5 14:50:52

OLED721 发表于 2023-3-25 16:38
手动操作place，不要跑cts和optcts，然后route，不要跑routeopt

成功了！谢谢前辈！

wuxiaotao · 发表于 2023-4-5 14:51:38

maomao198477 发表于 2023-3-27 09:52
set dont_touch

只用这条命令好像还不是很够，得用楼上前辈的方法。

BigJJChris · 发表于 2023-4-6 00:52:49

wuxiaotao 发表于 2023-4-5 14:51
只用这条命令好像还不是很够，得用楼上前辈的方法。

手动place是怎么实现的呢,单元数量很少吗

OLED721 · 发表于 2023-4-6 09:36:36

wuxiaotao 发表于 2023-4-5 14:50
成功了！谢谢前辈！

刚好跑过这种

allenzhangddd · 发表于 2023-4-6 16:21:48

BigJJChris 发表于 2023-4-6 00:52
手动place是怎么实现的呢,单元数量很少吗

create_placement 再 legalize吧

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