高压高Vhold的SCR结构讨论

fei_SH · 发表于 2023-3-22 08:29:01

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高压高Vhold的SCR结构算是比较完美的ESD结构了，有高手知道这种SCR的实现结构吗？

敬山一休 · 发表于 2023-3-22 09:47:08

这个好像有讲，可以看看

fei_SH · 发表于 2023-3-22 10:57:41

敬山一休发表于 2023-3-22 09:47
这个好像有讲，可以看看

这本书里讲的SCR还是normal的SCR，Vhold很低，一般高压不敢用。

powerboy711 · 发表于 2023-3-22 16:06:55

本帖最后由 powerboy711 于 2023-3-22 16:09 编辑

drain 加宽的Nldmos实现SCR结构,DRAIN 加一条pimp

fei_SH · 发表于 2023-3-22 17:27:58

powerboy711 发表于 2023-3-22 16:06
drain 加宽的Nldmos实现SCR结构,DRAIN 加一条pimp

这种结构做过很多，基本上Vhold不会高于15V。

icroad · 发表于 2023-3-22 20:56:10

敬山一休发表于 2023-3-22 09:47
这个好像有讲，可以看看

资料不错

powerboy711 · 发表于 2023-3-23 09:05:12

fei_SH 发表于 2023-3-22 17:27
这种结构做过很多，基本上Vhold不会高于15V。

是，折返比较大

gogoll681 · 发表于 2023-3-24 16:17:19

拉开基区宽度，但是这个要通过testchip尝试

stevenzhang2020 · 发表于 2023-4-8 18:34:30

IEEE上有很多文章都提到了如何提高TLP下的holding voltage，实际上这些paper中提到的很多结构在DC下的holding voltage还是很低，甚至整篇文章压根都没有提到DC的holding voltage，DC下的holding voltage或者holding current太低，同样有闩锁风险。
很少有paper对DC下的holding voltage或者holding current有比较研究，或者提出一些很好的解法，这个让我非常疑惑，是目前还没有解决这个问题的技术，还是说DC下的holding不重要？
希望有大佬能帮忙解答一下，不胜感谢

lynker · 发表于 2023-5-6 23:13:00

可以考虑堆叠使用提高hole电压

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