veriloga能读文件吗？

ericking0

调皮捣蛋 发表于 2023-3-19 11:44
好的

请问大佬 有用过AMS仿真器吗？我把veriloga模块放在AMS仿真器里面仿真，系统提示 internal parse e ...

veriloga的模块就是一个analog模块，和connect lib没有关系；
symbol check and save的时候不报错，仿真的时候也可能出错的；
你先用个spectre的环境check一下呗；

调皮捣蛋

ericking0 发表于 2023-3-19 16:18
veriloga的模块就是一个analog模块，和connect lib没有关系；
symbol check and save的时候不报错，仿真 ...

这个问题我解决了，veriloga代码不要在定义数据类型的时候同时赋值，例如：

interger a = 0；
real a = 0；
这样写的veriloga代码放在AMS仿真器里面会报错：internal parse error 而且这个错误提示也完全看不出veriloga代码有任何问题，况且这样的定义在veriloga里面是被允许的
但是包含这样语句的veriloga代码在spectre仿真器里面却又都一切正常（check and save正常，spectre仿真环境下正常，AMS仿真环境下报错），真的很困惑，是因为AMS的版本问题吗？
删除这样的语句后，veriloga就可以在AMS仿真器里仿真了

ericking0

调皮捣蛋 发表于 2023-3-19 19:01
这个问题我解决了，veriloga代码不要在定义数据类型的时候同时赋值，例如：

interger a = 0；

ams本来就各种奇奇怪怪的坑，不知道为什么；
va和v不一样的奇奇怪怪的地方多了，
我一般倾向于要么parameter，要么在initial_step的地方赋值；

调皮捣蛋

ericking0 发表于 2023-3-20 07:25
ams本来就各种奇奇怪怪的坑，不知道为什么；
va和v不一样的奇奇怪怪的地方多了，
我一般倾向于要么parame ...

是的 在@（initial_step）下面赋值

前面说的这个报错，我还是靠一行一行注释，运行来排查错误的，相当的痛苦

调皮捣蛋

ericking0 发表于 2023-3-20 07:25
ams本来就各种奇奇怪怪的坑，不知道为什么；
va和v不一样的奇奇怪怪的地方多了，
我一般倾向于要么parame ...

大佬 请问 verioga 有reg数据类型吗？应该没有吧，那我写veriloga文本的时候不小心键入reg，它怎么变成关键字了？

ericking0

调皮捣蛋 发表于 2023-3-20 16:58
大佬 请问 verioga 有reg数据类型吗？应该没有吧，那我写veriloga文本的时候不小心键入reg，它怎么变成关 ...

没用过，不知道有没有；
不过为啥你会想在verilogA里面用reg？

调皮捣蛋

ericking0 发表于 2023-3-20 20:21
没用过，不知道有没有；
不过为啥你会想在verilogA里面用reg？

我是输入一个名为register的变量，那不就输入reg没输入完嘛，我发现reg变成蓝色，我就知道这是预留关键字

调皮捣蛋

ericking0 发表于 2023-3-20 20:21
没用过，不知道有没有；
不过为啥你会想在verilogA里面用reg？

大佬，好久不见，请问veriloga里面可以使用类似于verilog中的非阻塞赋值吗？

ericking0

调皮捣蛋 发表于 2023-11-25 15:27
大佬，好久不见，请问veriloga里面可以使用类似于verilog中的非阻塞赋值吗？ ...

应该没有，va和v的块看起来一样，但是本质还是不一样的，
v里面的事件变压是非常确定的，所以不同的always块之间其实是绝对并联的；
va里面本质是模拟的，模拟就有simulation step，所以即使相同条件的@块之间，先后也是不完全确定的；

最好不要用v的那种思路来写va的model；
如果实在要凑阻塞复制这样的信号时序，可以定义electrical，<+里面加点延迟来搞这个；

调皮捣蛋

ericking0 发表于 2023-11-26 13:25
应该没有，va和v的块看起来一样，但是本质还是不一样的，
v里面的事件变压是非常确定的，所以不同的alway ...

好的
我也是图方便直接用va写一个D触发器链了，因为v写的module和电路混合仿真还要走一遍AMS仿真流程。。。
当然我最后采用如下方式也可以用va的方式实现了一个D触发器链：
@（cross...）begin


a=Reg[0];
b=Reg[1];
Reg[1]=a;
Reg[2]=b;
end
仿真结果也是如预期那样