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[原创] TOP层的PAD怎么加?

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发表于 2023-3-10 14:32:03 | 显示全部楼层 |阅读模式

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大佬们,小弟正在弄一个mcu,top层的PAD怎么加?

网上搜了一下,说是用库里的PAD直接例化端口,
我在STDCELL没有找到PAD,  有个verilog的目录,里面是.lib.src,以及msv.lib.src

大佬们,帮帮小弟。谢谢,好人一生平安。


 楼主| 发表于 2023-3-13 10:11:18 | 显示全部楼层
大佬何在?快快助我降伏此problem
 楼主| 发表于 2023-3-13 10:36:25 | 显示全部楼层
大佬,挺急的,在线等
发表于 2023-6-1 13:13:14 | 显示全部楼层
STDCELL没有PAD,那在IO库里面找
 楼主| 发表于 2023-6-12 10:26:28 | 显示全部楼层


林夕种 发表于 2023-6-1 13:13
STDCELL没有PAD,那在IO库里面找


在IO库里找到了

发表于 2023-7-7 09:48:43 | 显示全部楼层
楼主把答案放出来大家一起学习呀
 楼主| 发表于 2023-7-14 16:00:54 | 显示全部楼层


godslight 发表于 2023-7-7 09:48
楼主把答案放出来大家一起学习呀


让后端负责IO的给你生成一个verilog文件,里面内容就是各种PAD的模块,至于用哪个,PAD有相应的spec,里面对PAD进行了说明,总体思想就是把你顶层的input 和ouput 用PAD封装一次。

发表于 2023-9-6 09:59:30 | 显示全部楼层


arthur_wo 发表于 2023-7-14 16:00
让后端负责IO的给你生成一个verilog文件,里面内容就是各种PAD的模块,至于用哪个,PAD有相应的spec,里 ...


你说的pad在后端其实叫GPIO,GPIO有好几个信号,你们都是给接吗?一些GPIO既可以做输出,也可以做输入,这个是通过逻辑去切换的吗?
发表于 2023-11-13 16:06:57 | 显示全部楼层
有专门的IO PAD库,并不属于std cell。IO有相应的verilog model,集成直接例化这个model。前端实现会替换为相应的lib/db
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