关于高精度SAR ADC分段电容问题

启明

这两天在计算满足小于18bit 纯sar ADC量化噪声的DAC电容大小，发现如果在1.8V 0.18umCMOS工艺下，总的采样电容要取2nF左右，也就是说电容至少要大于2nF才能满足采样热噪声小于量化噪声的要求，而这个值用普通的二进制权重的CDAC阵列实现的话，单位电容也就16fF左右，0.18工艺完全可以实现。但是我看很多文献，在12bit以上的纯SAR架构里，就采用分段电容了，说是这样可以让总电容取小点，不至于指数递增让最后总电容太大，影响芯片面积，功耗。但对于18bit纯SAR来说，完全没必要用分段吧，因为本身想满足热噪声要求的话，就要求总电容很大，用传统的指数递增的电容阵列反而正好，但有些文献16bit精度就分了好几段。我实在搞不懂了，还希望懂得大佬指点一二。

下面是我的计算过程，应该没算错

                               
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启明

顶一下

q690790430

个人看法，纯SAR 18bit实现本就不太现实；从匹配和噪声来看，电容分段并不能减小电容值，而大电容又要求输入和buffer具有很强的驱动能力，这样的话，NS SAR或许是优解；

zixin1hao

学习！！！

启明

q690790430 发表于 2023-3-10 10:59
个人看法，纯SAR 18bit实现本就不太现实；从匹配和噪声来看，电容分段并不能减小电容值，而大电容又要求输 ...

感谢回复，我个人也觉得纯SAR 18bit实现太困难了，电容太大采样开关很难驱动，读文章发现现在高精度纯sar最多也就16bit左右，虽然只少了2bit，但是电容会小很多，1.8V供电的话66pF左右就可以满足热噪声要求了，我在考虑是不是要做16bit的就好了。NS的话不太考虑，老师不太想做。

nm2012

孙楠他们组发过kT/C noise 降低的paper，可以看看

启明

nm2012 发表于 2023-3-15 21:22
孙楠他们组发过kT/C noise 降低的paper，可以看看

感谢大佬，请问文章名字是什么呢？