在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1465|回复: 3

[原创] 数字标准单元中的延迟单元结构疑问

[复制链接]
发表于 2023-3-7 20:06:43 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
为什么数字单元库中的延迟单元采用这种结构呢?
为什么采取MOS串联的方法呢?  像buffer那样级联效果不好吗?
很疑惑,请求指点。





延迟单元

延迟单元
微信图片_20230307200600.jpg
 楼主| 发表于 2023-3-7 20:13:21 | 显示全部楼层
是因为要匹配驱动能力吗?
发表于 2023-3-7 20:51:30 | 显示全部楼层
个人猜测,减小通路个数增大单个通路阻抗减小功耗
发表于 2023-3-8 09:07:46 | 显示全部楼层
串联可能为了方便画版图,他不想把L做成80n,所以拆成两个40n的串联
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 03:32 , Processed in 0.017650 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表