关于后端流程中的well点源的连接问题

deltadidi · 发表于 2023-3-7 14:42:13

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本帖最后由 deltadidi 于 2023-3-10 17:08 编辑

目前在项目中碰到一个问题：

项目使用的是带well的standard cell，并且standard cell库的lib文件里面所有的standard cell都有四个电源，VDD，VSS，VPW，VNW，库里面也提供了well tap cell。在做后端的时候，也按照要求间距放置了well tap cell。在最后报出很多VDD和VSS上的open violation，看图形界面发现violation box都是框住了同一行上相邻的两个well tap cell之间的区域，并且所有相邻的well tap cell之间都报了同样的violation，而且violatoin的说明里面layer那一项是空的

请问各位大神这个是怎么回事？查了很多资料都没找到解决这些violation的方法。

大家对系统里面的VNW和VPW都是怎么处理的？

voiluce · 发表于 2023-3-7 16:46:48

std cell 垂直的 stripe 打了吗？

easonchan · 发表于 2023-3-7 20:12:27

有没有加power switch?

jake · 发表于 2023-3-8 06:52:24

1. 试一下-all选项
globalNetConnect VDD -pin VDD -type pgpin -all
globalNetConnect VDD -pin VDDNW -type pgpin -all

2. 查一下两个tap cell的间距，是否小于PDK的要求

deltadidi · 发表于 2023-3-9 14:43:07

本帖最后由 deltadidi 于 2023-3-10 17:09 编辑

统一回复一下热心的兄弟们，问题找到了，问题出在系统的well tapcell的库上面，well tap的lef里面没有把nwell和pwell横向导通，实际物理上应该是导通的，可能是foundry做库的时候写法有问题，从而导致nwell和pwell没连上

ssjy · 发表于 2023-10-19 22:14:57

deltadidi 发表于 2023-3-9 14:43
统一回复一下热心的兄弟们，问题找到了，问题出在系统的well tapcell的库上面，well tap的lef里面没有把nwe ...

您好，请问这个是没有影响，可以直接做后面的流程了吗？才接触这一个方面不是特别了解，希望您能解惑

ssjy · 发表于 2023-10-19 22:17:20

deltadidi 发表于 2023-3-9 14:43
统一回复一下热心的兄弟们，问题找到了，问题出在系统的well tapcell的库上面，well tap的lef里面没有把nwe ...

您好，请问这个是没有影响，可以直接做后面的流程了吗？才接触这一个方面不是特别了解，希望您能解惑

ssjy · 发表于 2023-10-19 22:48:12

您好，请问这个是没有影响，可以直接做后面的流程了吗？才接触这一个方面不是特别了解，希望您能解惑

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