信号带宽，跟PLL带宽之间，有什么必然联系吗？

orientview

yjj_123 发表于 2023-3-6 15:16
小数PLL中的SDM模块噪声需要小的环路带宽去抑制，一般在200KHz左右

SDM需要小的环路带宽来抑制噪声，这个特点，跟信号是窄带还是宽带，无关了吗？

orientview

yjj_123 发表于 2023-3-6 15:22
应该是

5G的频率在3GHz~7GHz左右，甚至更高，这么高的频点，怎么实现步进在1KHz左右的呢？感觉太难了啊。

yjj_123

orientview 发表于 2023-3-6 20:08
5G的频率在3GHz~7GHz左右，甚至更高，这么高的频点，怎么实现步进在1KHz左右的呢？感觉太难了啊。
...

做个3G~7G的VCO，采用小数PLL架构就可以了，小数PLL的频率步进可以很小，等于fref除以2的k次方，fref是参考时钟频率，k是SDM的输入信号位数（一般是24位）

yjj_123

orientview 发表于 2023-3-6 20:06
SDM需要小的环路带宽来抑制噪声，这个特点，跟信号是窄带还是宽带，无关了吗？
...

无关，窄带宽带影响的是频率步进（采用小数PLL结构就不需要考虑前面说的对参考时钟的影响），你的3G~5G虽表面上看是宽带，但是在这个频率范围内又细分了很多频带，包括频率步进都有要求，你做的话就达到能满足最小频率步进就可以了。建议多搜搜论文看看，一些硕士学位论文里有讲怎么根据频带范围设计的。

orientview

yjj_123 发表于 2023-3-7 09:22
做个3G~7G的VCO，采用小数PLL架构就可以了，小数PLL的频率步进可以很小，等于fref除以2的k次方，fref是参 ...

谢谢，按你说的，小数PLL的频率步进可以做到很小，但，delta-sigma modulator的噪声，是不是很难抑制？除非使用窄带锁相环。


5G又是高速、宽带的通信系统，对锁定时间也有要求，只能使用宽带锁相环。

以上合起来，是不是说，5G PLL的phase noise会比较差，或者，比较难做？

yjj_123

orientview 发表于 2023-3-7 11:53
谢谢，按你说的，小数PLL的频率步进可以做到很小，但，delta-sigma modulator的噪声，是不是很难抑制？除 ...

锁定时间要求是多少，这个噪声到底做成什么样，还是需要你设计的时候折中处理

orientview

yjj_123 发表于 2023-3-7 09:22
做个3G~7G的VCO，采用小数PLL架构就可以了，小数PLL的频率步进可以很小，等于fref除以2的k次方，fref是参 ...

如果希望频率步进足够的小，delta-sigma modulator的输入是否可以是32bit或者48bit？

yjj_123

orientview 发表于 2023-3-11 16:24
如果希望频率步进足够的小，delta-sigma modulator的输入是否可以是32bit或者48bit？
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位数大面积大，好像还有别的问题，我忘了，你去查查资料吧，一般24位足够用了

orientview

yjj_123 发表于 2023-3-13 09:44
位数大面积大，好像还有别的问题，我忘了，你去查查资料吧，一般24位足够用了
...

我们需要输出频率的resolution是10Hz啊

orientview

yjj_123 发表于 2023-3-7 09:22
做个3G~7G的VCO，采用小数PLL架构就可以了，小数PLL的频率步进可以很小，等于fref除以2的k次方，fref是参 ...

请教一下，位宽16bit、或者24bit，最后PLL输出的phase noise和spur等，会有差别吗？