请问大家在calibre跑DRC时，出现这种错误是怎么回事

荒何

   

voiluce 发表于 2023-3-2 14:35
可以，virtuoso集成 calibre来跑 DRC LVS 是layout 喜欢采用的方式，因为可以直接修改layout，方便检查。 ...

请问下我跑DRC出现这么多这样的错误，这是什么原因？是不是要重新布局布线

                               
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xingyun666666

   

voiluce 发表于 2023-3-2 14:35
可以，virtuoso集成 calibre来跑 DRC LVS 是layout 喜欢采用的方式，因为可以直接修改layout，方便检查。 ...

calibre是不是也可以修改layout？只是没有virtuoso好用哦

voiluce

calibre是不是也可以修改layout？
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可以的，简单的操作很方便，加text ，断开，连接之类，都还可以 ~~~

voiluce

   

荒何 发表于 2023-3-2 16:51
请问下我跑DRC出现这么多这样的错误，这是什么原因？是不是要重新布局布线

目测还好，那个 LUP.6 要好好看看，是不是漏了tap cell ~~~

荒何

   

voiluce 发表于 2023-3-3 16:12
目测还好，那个 LUP.6 要好好看看，是不是漏了tap cell ~~~

请问下，为什么layout里导入的版图文件，标准单元怎么都交叠在一起了，在ICC布局阶段，用的是create_fp_placement -incremental all命令自动布局的，是可以设置每个标准单元的布局间隔吗？

                               
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荒何

   

voiluce 发表于 2023-3-3 16:12
目测还好，那个 LUP.6 要好好看看，是不是漏了tap cell ~~~

打扰您请问下：

1.请问在布局规划时候规划电源地的时候，在power straps之前power view是怎么做的？

2.请问在ICC布局时候，这些标准单元之间的间距是怎么设置的？为什么都这么紧挨着？要定义什么约束吗？

                               
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3.像上图中标注的filler是怎么插入的？我尝试好久都没插入filler，

voiluce

为什么layout里导入的版图文件，标准单元怎么都交叠在一起了
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只是有些图形交叠而已，正常 ~~~

在布局规划时候规划电源地的时候
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place 之后可以用icc2 自己看一下ir drop

为什么都这么紧挨着？要定义什么约束吗？
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填了filler之后就这样的， 正常。 不紧挨着，DRC要报错，要修的。。。

从图形上看，目测是TSMC 的库。。。 55nm还是40nm ？

voiluce

3.像上图中标注的filler是怎么插入的？我尝试好久都没插入filler，
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在 icc 里面 help *filler* ，看看一下有啥命令。。。

荒何

   

voiluce 发表于 2023-3-5 07:43
为什么layout里导入的版图文件，标准单元怎么都交叠在一起了
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只是有些图形交叠而已，正常 ~~~

tsmc0.18um的。

1.交叠在一起也没事吗？我就是看drc报错才觉得是在布局时候没有控制每个单元的间距，我以为应该在布局时候定义一些约束来控制标准单元之间的距离，但不知道具体应该怎么定义？

                               
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2。目前这在icc布局之前没有填filler，搜了一下，t家的库有GFILL，但还是填不上

                               
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荒何

   

荒何 发表于 2023-3-5 11:42
tsmc0.18um的。

1.交叠在一起也没事吗？我就是看drc报错才觉得是在布局时候没有控制每个单元的间距，我 ...

这个LUP.6的错误在标准单元里边

                               
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