VerilogA 如何进行数组赋值并单独输出

AlexanderD

在Cadence里使用verilog-A语言设计一个10位的移位寄存器，在这里关于数组的语法和verilog很像，但是输出的时候如何让每一位单独输出？

如果写的是module(out[9:0])；output out[9:0];就只会有out[9:0]这一个端口，但是如果写的是module(out[9:0])；output out[i];就会提示语法错误。
我需要的是十个out端口各自输出，求助

522526tl

你就写module(out[9:0])；output out[9:0]，到时候symbol的时候手动改一下pin，将bus的改成10个pin就行了

AlexanderD

   

522526tl 发表于 2023-2-27 13:26
你就写module(out[9:0])；output out[9:0]，到时候symbol的时候手动改一下pin，将bus的改成10个pin就行了 ...

十个pin名从out[0]到out[9]是吗

AlexanderD

   

522526tl 发表于 2023-2-27 13:26
你就写module(out[9:0])；output out[9:0]，到时候symbol的时候手动改一下pin，将bus的改成10个pin就行了 ...

比如这样？

zixin1hao

   

AlexanderD 发表于 2023-2-27 13:55
比如这样？

module括号里面的端口不需要带位宽

                               
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zixin1hao

   

zixin1hao 发表于 2023-2-27 19:31
module括号里面的端口不需要带位宽

图贴错了：

                               
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