请问下这个单级的CIC滤波器仿真出来怎么有个尖峰啊?

荒何

本人小白，刚开始学，这是单级的CIC滤波器的代码，仿真得到的波形总是有个尖峰是怎么回事？有没有大佬知道的

                               
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另外，想问下在频域怎么看这个的通带、阻带这些指标。麻烦路过的大佬们指教一下，不胜感激

jinj198908

自己手写的？还是用的CIC的IP?

荒何

jinj198908 发表于 2023-2-27 09:23
自己手写的？还是用的CIC的IP?

写的代码如下，不知道问题出在哪里，另外想问下，比如我定义这个系统时钟是50MHz，那我怎么验证它是不是50MHz呢
`timescale 1ns / 1ps       

module SingleCIC_Decimation
(
    input sclk,   
    input rst_n,   
    input signed [7:0] din,   
    output tvalid,            
    output signed [10:0] dout  
);

reg tvalid_reg;
reg [2:0] cnt;     
reg signed [10:0] sum, dout_reg;

always @ (posedge sclk or negedge rst_n)
    if (!rst_n) begin
        cnt <= 'd0; tvalid_reg <= 1'b0;
        sum <= 'd0; dout_reg <= 'd0;
    end
    else begin
        if (cnt == 4) begin   
            tvalid_reg <= 1'b1;
            dout_reg <= sum + din;  
            cnt <= 'd0;
            sum <= 'd0;
        end
        else begin
            tvalid_reg <= 1'b0;
            sum <= sum + din;   
            cnt <= cnt + 1'b1;
        end
    end

assign dout = dout_reg;
assign tvalid = tvalid_reg;

endmodule

jinj198908

代码本身好像没啥问题，你测试用例里面是不是定时在复位？
你测试用例里给的时钟是50M，那就是50M

荒何

jinj198908 发表于 2023-2-27 10:49
代码本身好像没啥问题，你测试用例里面是不是定时在复位？
你测试用例里给的时钟是50M，那就是50M ...

测试代码是这样的，延时1000ns，复位。是这个延时时间不对是吗
`timescale 1ns / 1ps

module tb();
reg                 sclk            ;
reg                 rst_n           ;
wire                rvalid          ;
reg         [7:0]   din             ;
wire                tvalid          ;
wire        [10:0]  dout            ;     
reg            [7:0] data_mem  [0:255] ;  
reg            [7:0]    i;

initial begin
    sclk            =           1'b0;
    rst_n           <=          1'b0;
    #(1000);
    rst_n           <=          1'b1;
    $readmemh("sin.txt",data_mem);
end

always #(10) sclk = ~sclk;

always @(posedge sclk)

    if(!rst_n)
        begin
        din <= 8'd0;
        i <= 8'd0;
        end
    else
        begin
        din <= data_mem;
        i <= i + 8'd1;
        end

SingleCIC_Decimation cic_dec(
    .sclk                       (sclk                       ),
    .rst_n                      (rst_n                      ),
    .din                        (din                    ),
    .tvalid                     (tvalid                     ),
    .dout                       (dout                       )
);

endmodule

jinj198908

问题原因是你定义的都是有符号数

                               
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但是你输入的数据是无符号数

                               
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而且不同位宽的有符号数不能直接相加

senasdf

看看

荒何

jinj198908 发表于 2023-2-27 11:41
问题原因是你定义的都是有符号数
但是你输入的数据是无符号数
而且不同位宽的有符号数不能直接相加

感谢指点，那我直接把符号数的定义给删掉就好了吧，删除后的波形确实没问题了。都定义无符号数会不会导致溢出或者其他情况出现呢？

                               
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另外想请问下，这个只能算作功能验证吧，我该怎么去看该CIC的通带频率和阻带频率呢

jinj198908

荒何 发表于 2023-2-27 16:16
感谢指点，那我直接把符号数的定义给删掉就好了吧，删除后的波形确实没问题了。都定义无符号数会不会导致 ...

一般都有专门的CIC的IP的，里面可以直接看。自己写的代码是先有算法，再有代码，是根据通带和阻带频率设计相应的算法，然后FPGA去实现，而不是根据FPGA代码去反推

荒何

jinj198908 发表于 2023-2-27 16:30
一般都有专门的CIC的IP的，里面可以直接看。自己写的代码是先有算法，再有代码，是根据通带和阻带频率设 ...

打扰您再问下：
1.您说的算法是用matlab建模生成滤波器系数吗？还是什么
2.那这样的话,像我这种直接Verilog写出来的单级的CIC，是没有通带截止频率和阻带截止频率的，那还能算一个滤波器吗