逻辑综合 | netlist中pin的固定问题

海狸先生0119 · 发表于 2023-2-24 17:05:35

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请教各位大神,我在综合过程中,rtl中某pin是被逻辑驱动的,但在综合出的网表中,这个pin就被固定为0或1,请问,一般在什么操作下会产生这种情况呢?是因为综合环境中设置了什么导致这种情况发生吗?

谢谢

voiluce · 发表于 2023-2-24 21:24:31

综合的是优化逻辑，实际上这个端口的逻辑是恒定0或者1 ，就把这个端口输出是0或者1了

很正常的。需要检查RTL里面的逻辑。。。

海狸先生0119 · 发表于 2023-2-27 09:45:46

voiluce 发表于 2023-2-24 21:24
综合的是优化逻辑，实际上这个端口的逻辑是恒定0或者1 ，就把这个端口输出是0或者1了

很正常的。需要检 ...

还想问一下,如果我想把netlist中某个pin固定为0或者1,那我在合成时用什么命令可以达到这个目的呢?

谢谢.

voiluce · 发表于 2023-2-27 13:42:12

还想问一下,如果我想把netlist中某个pin固定为0或者1,那我在合成时用什么命令可以达到这个目的呢?
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禁用 std 里面的tie hi ，tie low 就可以看到了。。。

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