分频时钟综合出现的问题，求助各位大佬

modoalos

新人最近在学逻辑综合，现在做的东西里第一个模块有一个分频的功能，在约束中使用了create_generated_clock -name $CLK_DIV_NAME  -master_clock $CLK_NAME -source [get_ports $CLK_NAME] -divide_by 14 [get_pins {s1/clk}] -comb的命令来约束由主时钟产生的分频时钟，但综合之后输出的文件里，第一个模块竟然和我的设计分开综合了，不在一个module内，求助各位大佬这是正常情况吗？如果想让他们在一个module里该怎么办？