放大器后仿直流偏置失效

踟蹰的天

我设计了一款全差分放大器，前仿通过后做花了版图。在后仿中，放大器的开环增益甚至比前仿还高了10dB。但是闭环反而出了问题，其输入的直流偏置只有几mV（我使用的是电容耦合，输入电容靠近放大器端的电压几乎为0；正常情况下，由于共模反馈，直流电压应为VDD/2)
经过我的初步分析，发现只提取寄生电容时，电路正常工作；只有寄生电阻的仿真时，就如同前述情况，无法正常工作了。我看了寄生电阻的报告，其中寄生电阻最大的地方就是放大器的输入端（将近2KΩ），其次是VDD和VSS（1.5KΩ），以及输入电容接输入电压的极板（1.2k欧姆）（换句话说就是输入电容的上下极板寄生电阻都挺大的）。其他的就是放大器输出端的寄生电阻，约有300Ω。

我个人怀疑可能是输入寄生电阻的问题，但是修改了版图，几乎没能减小寄生电阻，请问我应该如何修改版图，或者如何修改设计？

icdane

if those values extracted are trustable, most likely the dc op are messed up due to the IR drop on these res.

while, I am skeptical that you are doing the extraction wrong.... those values sounds too big for such a layout.

踟蹰的天

icdane 发表于 2023-1-9 14:01
if those values extracted are trustable, most likely the dc op are messed up due to the IR drop on t ...

The technology library is TSMC .18um,  and the input capacitor is mim cap whose value is 50pF. Is it reasonable？

踟蹰的天

icdane 发表于 2023-1-9 14:01
if those values extracted are trustable, most likely the dc op are messed up due to the IR drop on t ...

The technology library used is TSMC .18um, and the capacitor is mim cap whose value is 50pF. Is it reasonable?

Quinn714

layout自己画的吗？感觉可以改的空间还是有的，你输入端的电流和metal的线宽是匹配的不，器件的bulk端几乎不会在layout里面每个都单独显示的，当你器件的电位都在一个iso环里的时候，电源线建议还是单独走，尽量不要用iso代替，当然不了解你的电路，感觉你管子之间的走线没必要那么宽的