D触发器结构问题

powerrandy

请教一下各位大神，我在仿真一个D触发器时遇到下面的问题。

                               
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想请教一下红框中的结构有什么作用。
因为在仿真过程中，如果加入了红框中的结构，仿真结果显示D触发器永远出低电平，电路似乎无法正常工作。删除红框的部分电路就正常工作。所以不明白红框中的这一块结构有什么作用

freehero

这个部分是实现电路的set功能，平时正常工作时set和vp都应该为低电平。需要置位时set起一次脉冲。

powerrandy

   

freehero 发表于 2023-1-6 19:09
这个部分是实现电路的set功能，平时正常工作时set和vp都应该为低电平。需要置位时set起一次脉冲。 ...

如果没有这部分电路好像也没有影像，有了这部分电路反而会一直使n1这条线保持低电平，这个可以解释一下吗？这是我仿真出的结果

powerrandy

   

freehero 发表于 2023-1-6 19:09
这个部分是实现电路的set功能，平时正常工作时set和vp都应该为低电平。需要置位时set起一次脉冲。 ...

而且VP是电源，不可能是低电平，一直保持高电平

freehero

嗯，没看清楚VP是电源。
首先你确认一下你这个图是不是提错了，看你原理图的节点命名，很像是提图提出来的。
通过分析你这个结构是有问题的，你红框标注的latch环会放大前一级的时钟耦合信号导致电位锁定，你要么去掉latch电路，只保留SET置位管。要么改成如下这样的结构：

powerrandy

   

freehero 发表于 2023-1-7 09:32
嗯，没看清楚VP是电源。
首先你确认一下你这个图是不是提错了，看你原理图的节点命名，很像是提图提出来的 ...

感谢解答。
电路的确是根据cdl导入整理后的样子，所以是在验证这个电路的性能。这一部分的电路我已经和layout做过lvs对比，没有LVS的问题，那问题应该就像你说的，已经是设计上的错误了。
我个人也觉得需要把latch这部分电路删除，但是造成这部分电路出问题的原因我想通过一个可靠的仿真来找出原因，至少开会的时候能有说服力。
我觉得您的解答似乎能够解释这一部分的问题，仿真出的波形显示信号通过传输门后会产生一个时钟方波，但是摆幅只有0~1/2vp，应该是和前一级产生了耦合了，这样也解释的通为何信号通过传输门口会一直处于低电位。
无论如何，感谢您的帮助