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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › 运行VCS编译完后生成的SIMV文件出现错误
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楼主: a879773762

[求助] 运行VCS编译完后生成的SIMV文件出现错误

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a879773762
 楼主| 发表于 2025-2-18 21:00:35 | 显示全部楼层


gongdg 发表于 2024-5-6 15:13
遇到同样的问题，经过请教公司大佬，已解决。这个问题是由于仿真代码中while循环中没有插入@(posedge clk) ...


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