Design Compile如何不动rtl代码中的或门，异或门去综合

DHreversion · 发表于 2022-12-21 21:19:50

如题，在rtl代码中我写了与门，异或门的电路但是dc综合时会把这部分电路综合成其他的电路，然后就出现了stored loop breaking的错误。所以我希望能让dc不要改动我的门级代码。我之前又看到帖子说用set_dont_touch的命令，但是set_dont_touch的命令后面跟的objec_name肯定是已经综合后的器件名字所以我感觉不可用。而且我综合命令只用了compile，所以我试了set_dont_touch，电路没有任何变化。求求大佬指点一下

RayCing · 发表于 2022-12-21 21:19:51

如果想保留code中例化的gate，你code中可以直接例化target lib中某个具体std cell，然后取一个instance name，比如u*/u_dont_and，然后compile之前，通过set_dont_touch u*/u_dont_and即可

dwu_eagle2016 · 发表于 2022-12-23 09:52:22

set_dont_touch跟的是带层次化的例化的instance name，不是module name

DHreversion · 发表于 2023-1-17 19:13:47

dwu_eagle2016 发表于 2022-12-23 09:52
set_dont_touch跟的是带层次化的例化的instance name，不是module name

了解了谢谢！

DHreversion · 发表于 2023-1-17 19:15:49

RayCing 发表于 2022-12-23 16:17
如果想保留code中例化的gate，你code中可以直接例化target lib中某个具体std cell，然后取一个instance nam ...

那如果我综合完再看电路去写对应端口的约束是有效的吗，还是写完这些约束后还需要再综合一次呢

voiluce · 发表于 2023-1-17 21:41:58

DHreversion 发表于 2023-1-17 19:15
那如果我综合完再看电路去写对应端口的约束是有效的吗，还是写完这些约束后还需要再综合一次呢 ...

we can check port constraint before compile， and check result after mapped ~~~

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