请教个DDR控制器的问题

djqlyy2922 · 发表于 2022-12-15 21:01:48

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我用的软件就ISE14.7
FPGA芯片:XC7K325T
DDR2芯片：MT47H128M16
DDR芯片总线宽度16位，BANK+ROW+COL就27位
在生成IP核时，生成的地址位宽却是28位！！！！
为什么？地址的位宽是以8位字节算的？如果就这样的话也不对，
当我正常操作时，抓波形的话，地址的最高位就找不到的，RTL最高位好像也是接地的，什么情况？？？？？？

axh2008 · 发表于 2022-12-17 20:15:15

最高位是chip select，单个ddr控制器为0

djqlyy2922 · 发表于 2022-12-26 15:22:34

axh2008 发表于 2022-12-17 20:15
最高位是chip select，单个ddr控制器为0

应该是了，不过我选择的时候就只有一个CHIP，为什么还要多出这么一位，让人疑惑，而且原来用S6的时候程序中用的也是28位，所以有点晕

p726488614 · 发表于 2023-4-27 15:59:22

可能是最大size 比你现在的size 大两倍，所以多1bit，然后reserved掉它，给一个固定值1或者0 都可以

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