为了更接近实际，电路仿真时候是否有必要在电压地上串个电阻？

红红的西瓜 · 发表于 2022-12-3 15:57:26

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为了使仿真更接近实际，是否有必要在原理图中的电压源上串个电阻(当作信号线的电阻)？实际芯片工作时由于电源地线寄生电阻，芯片VDD和VSS相对于信号源的正级和负极会有噪声(变脏)，那么在电路设计的时候，比如设计一个OSC，要仿真其相位噪声性能(受电源噪声影响)，是否有必要在电源和地加个电阻来模拟实际的情况呢？

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