spi设计问题

kl_upc

    spi作为主机产生sclk，时钟信号从dout到pad会有延迟d1，有output delay d2，(有外部线延迟 d3)，有从机输入延迟d4，从机基于这个时钟发出数据，数据经过输出路径延迟d5，pad延迟d6，(外部数据线延迟d7)，主机输入延迟d8，pad延迟d9，输入路径延迟d10。
    此时主机还是采用内部时钟去采集从机回传的数据，则整个回环的延迟为d1+d2+....d10，为了正确采集信号，此延迟应不超过半个sclk周期。
    如果sclk为50M，即需要回环的延迟为d1+d2+....d10<10ns，光pad延迟也不止了吧，这个速度怎么实现的？主机时钟有什么特殊处理吗

junxliu

主机的数据采样点要有选项可以后延不同时间点

zsftm

你用的pad延迟>10ns了吗，很老的工艺吗

kl_upc

zsftm 发表于 2022-12-1 17:21
你用的pad延迟>10ns了吗，很老的工艺吗

这个回环不止一个pad延迟。华宏的pad输出延迟值也10几个ns

kl_upc

junxliu 发表于 2022-12-1 17:10
主机的数据采样点要有选项可以后延不同时间点

这个设置值岂不是和pad类型、通信速率强相关了，应用层不好量化吧

innovation

kl_upc 发表于 2022-12-1 17:28
这个设置值岂不是和pad类型、通信速率强相关了，应用层不好量化吧

好不好弄，都得去弄吧，不算复杂吧：

                               
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coolbear2021

kl_upc 发表于 2022-12-1 17:28
这个设置值岂不是和pad类型、通信速率强相关了，应用层不好量化吧

是不太好量化，但如果想使用高频的spi，这个调节是必须的，一般都要在实际电路板测试上，针对不同的频率给出不同的配置。例如sdio接口，高频时协议有描述如何调整采样点，通过发送某此pattern的数据，再根据采样结果，就可以判断采样点的选择是否合适。
master采样时钟的选择上，常见的作法包括1)使用输出时钟io的输入信号作为采样时钟，路径上可以抵消1个io的输出与输入延时；2）使用tx的对应的时钟沿去采样，路径上可以抵消半个spi时钟周期，但要注意hold timing；3）使用内部的高频时钟（用于产生master时钟的源头时钟），采样点要支持整数拍的延时；4）增加delay chain，数字实现或者模拟实现，一般可针对1）和3）使用，可以实现采样点时序的精细调节（若干ns级）。

kl_upc

coolbear2021 发表于 2022-12-2 09:01
是不太好量化，但如果想使用高频的spi，这个调节是必须的，一般都要在实际电路板测试上，针对不同的频率 ...

看来还是方法（1）通用简单些。

h9f3

通用简单些，整个25M速度应该也差不多

kl_upc

h9f3 发表于 2022-12-3 21:36
通用简单些，整个25M速度应该也差不多

25M的可以