叠放的via存在metal包裹不够的问题

A565417449 · 发表于 2022-11-22 17:23:56

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如下图，在以模拟为主的数模混合IC中，工艺是TSMC018um BCD工艺 4层金属，在PR时出现叠放的via1和via2存在metal包裹不够的问题；

在模拟版图我们手动加宽金属或者移动via来解决，PR就不知道了，求教。

dummy_tony · 发表于 2022-11-22 21:15:22

PR禁用这种via跑，少的话脚本补个metal。

A565417449 · 发表于 2022-11-23 09:23:26

本帖最后由 A565417449 于 2022-11-23 09:26 编辑

dummy_tony 发表于 2022-11-22 21:15
PR禁用这种via跑，少的话脚本补个metal。

谢谢老师解答，请问禁用此种via可以用setDontUse的方式吗？因为我看他们对应不同的viacell名字，但是感觉禁用了窄金属的via后，我走线利用率下降了不少

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