|
|
发表于 2025-6-27 03:32:32
|
显示全部楼层
RTL进行综合之后，会出来netlist文件，可以直接用这个netlist添加进config进行AMS仿真。
如果希望有更多的timing constraints，就需要通过P&N之后得到final verilog netlist, 此时会得到_ff, _ss不同corners下的digital netlist，再添加进config testbench，进行更全面的验证。
如果习惯于看到schematic view，可以import netlist到cadence library，但需要确定有相关工艺的digital library, 这样import之后才能够生成完整的digital schematic view. 不过建议，建立一个digital block with correct pins, 然后create a symbol, 在config 里面链接到digital netlist即可。
总而言之，仿真的过程都是针对netlist，AMS仿真中是有两种netlist: analog netlist and digital netlist. analog netlist通常都是MOSFETs和其他原件之间的连接信息，而digital netlist是调用digital gates from standard cells 组成的连接信息。
|
|
/1 
eetop公众号
创芯大讲堂
创芯人才网
IP卡
狗仔卡
创芯人才网