【转载】使用Cadence AMS仿真器做数模混合仿真

its_aleix · 发表于 2024-12-26 11:39:08

你好前辈,我用ams仿verilog+analog,发现最终verilog模块的输出没有电平,是图中这个样子,请问这个会是什么原因造成的哦,我setup中的connection rule也设置了

who[h] · 发表于 2025-2-24 15:15:40

mark!!!!

aoligeixiaoshu · 发表于 2025-2-25 10:02:18

its_aleix 发表于 2024-12-26 11:39
你好前辈,我用ams仿verilog+analog,发现最终verilog模块的输出没有电平,是图中这个样子,请问这个会是什么原 ...

你的verilog a的代码编写的对吗

its_aleix · 发表于 2025-2-25 10:21:59

aoligeixiaoshu 发表于 2025-2-25 10:02
你的verilog a的代码编写的对吗

解决了，前辈，是服务器上的cadence有问题

aoligeixiaoshu · 发表于 2025-2-25 10:25:31

its_aleix 发表于 2025-2-25 10:21
解决了，前辈，是服务器上的cadence有问题

好的

its_aleix · 发表于 2025-2-25 10:34:24

aoligeixiaoshu 发表于 2025-2-25 10:25
好的

感谢前辈回复

aoligeixiaoshu · 发表于 2025-2-25 11:08:38

its_aleix 发表于 2025-2-25 10:34
感谢前辈回复

Ecooq · 发表于 2025-2-28 13:45:05

aoligeixiaoshu 发表于 2023-11-22 14:26
你好，我也是刚入行的新人，本贴只是对如何使用工具进行讨论，因为我也没有实际做过AMS仿真，但是目前有 ...

用这个只跑逻辑靠谱吗？难道不用跑工艺角？

aoligeixiaoshu · 发表于 2025-3-3 11:35:54

Ecooq 发表于 2025-2-28 13:45
用这个只跑逻辑靠谱吗？难道不用跑工艺角？

工艺角肯定是要跑的

Ecooq · 发表于 2025-3-3 13:00:31

aoligeixiaoshu 发表于 2025-3-3 11:35
工艺角肯定是要跑的

意思就是还需要将rtl代码转化为管子级，然后跑与模拟电路连接起来跑工艺角对吗？那要怎么将rtl转化为原理图呢？是在virtuoso里面import verilog还是spice in cdl转化为原理图进行仿真呢？我的思路对吗？

[转贴] 【转载】使用Cadence AMS仿真器做数模混合仿真