关于一个缓冲电路的疑问

邵师傅

在分析电路时看到一个用于驱动共模电压的缓冲电路，乍一看很简单很传统，可是仔细一瞅发现有点怪，当然也可能是我见识太少了
下面是这个缓冲电路的电路图，两级结构，第一级是个cascode共源放大器，第二级是个N管的源跟随器，补偿电容放在第一级输出。奇怪的是输入还通过一个NMOS接到了输出，我的理解是这不是个前馈通路嘛？引入零点加快工作速度？当然，

这些只是我的直观感受，没有做过定性分析，想和坛子里的前辈们讨论讨论，这种做法常见嘛？是我理解的作用嘛？

xuwenwei

感觉是为了增强上拉驱动能力的，当Vout被拉低的时候输出上拉能力会增强把输出拉上去

邵师傅

xuwenwei 发表于 2022-11-8 16:06
感觉是为了增强上拉驱动能力的，当Vout被拉低的时候输出上拉能力会增强把输出拉上去 ...

有道理，这个是用来驱动开关电容电路的，负载还是比较大的。

ericking0

看起来的确有点奇怪；
感觉的确像是out很低时候的瞬态增强；
另外我有点好奇叠的那对n管的cascod，提高增益吧，P管又没有叠，

hehuachangkai

增加负反馈增益的，常规的只有在正向端变化了个负△Vgs（且变化的是Vg）；这个电路反向端也会变化一个+△Vgs（变化的是Vs），相当于反馈能力加倍了。

ericking0

看起来的确有点奇怪；
感觉的确像是out很低时候的瞬态增强；
另外我有点好奇叠的那对n管的cascod，提高增益吧，P管又没有叠，

totowo

大信号可以提高slew rate吧。如果Vin来一个阶跃，Cc作为主极点可能上升会比较慢（受尾电流影响），导致Vout充电会跟不上，所以用这个source follower充电，而且这个sf可以让上面diode接法的p管电流比正常工作时候大,也能增加Cc的充电速度；等到后期Vout接近settle完成时，这个多出来的管子会被关掉。

邵师傅

totowo 发表于 2022-11-9 10:07
大信号可以提高slew rate吧。如果Vin来一个阶跃，Cc作为主极点可能上升会比较慢（受尾电流影响），导致Vout ...

我今天又结合仿真研究了一下，我电源电压给了个阶跃跑了一下瞬态，并且把这个多出来的管子断掉了，对比前后的仿真结果发现这个管子去掉后输出需要更多的时间才能建立，准确的说电路的静态工作点需要更长的时间才能建立，我分析了一下原因，和您说的有点像，电路刚上电，sf下面的负载电流源管电流更大因此将输出先拉到了gnd，由于Cc的原因第一级输出很难快速拉高以平衡sf的输出，只能依靠环路缓慢拉高，最终使输出稳定。加上这个辅助的管子后，在上电阶段sf相当于多了一路电流，可以更快将输出稳定在静态工作点附近，从而让环路快速稳定，稳定后这个辅助支路的电流几乎为0。因此我现在姑且认为这个管子算是个启动电路？也不太清楚这个电路存不存在启动问题。

邵师傅

ericking0 发表于 2022-11-9 09:07
看起来的确有点奇怪；
感觉的确像是out很低时候的瞬态增强；
另外我有点好奇叠的那对n管的cascod，提高增益 ...

感觉的确像是out很低时候的瞬态增强；-----------我也是这么认为的，我仿真了一下上电时的情况，刚上电输出很低，这一路额外增加了一路电流可以快速拉高输出。
另外我有点好奇叠的那对n管的cascod，提高增益 ...
-----------这个是因为电源电压1.8V太低了，又想要一定的环路增益，所以只叠了一层cascode，毕竟sf又无法提供增益。

totowo

ericking0 发表于 2022-11-9 09:07
看起来的确有点奇怪；
感觉的确像是out很低时候的瞬态增强；
另外我有点好奇叠的那对n管的cascod，提高增益 ...

这个n管的cascode的接法，就很像那种不带运放的Bandgap里面的用法，上面两个p管+两个cascode n管，由于diode接法，实际上组成了一个正反馈环路，应该需要加启动电路（否则cascode n管gate为0，pmos gate为vdd也是一个稳定的简并态），这个单独的管子能破坏了这个简并态，从而保证正常启动。