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查看: 1519|回复: 1

[求助] 32bit×32bit高速乘法器verilog设计

开心的彭彭

发表于 2022-10-31 19:45:59 | 显示全部楼层 |阅读模式

100资产

最近在做一个32bit*32bit的高速乘法器设计，具体设计的频率要达到2.5GHz左右，不知道论坛里面的大佬有没有人做过这样的设计，或者是有推荐的方法！！
欢迎大家不吝赐教！！！

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发表于 2022-11-1 15:57:16 | 显示全部楼层

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