Verilog模块间传输数据的使能信号用电平信号还是脉冲信号呢？

WindsLike · 发表于 2022-10-24 20:52:58

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本人是个FPGA小白，最近在写模块间进行数据传递使能信号的时候感到一些困惑，当一连串数据进入到下一个模块，同步输出一个有效使能信号的时候我发现以前见过两种使能信号的写法，一种是在每一个有效数据帧的第一个clk下，形成一个脉冲信号，后面的每一帧数据都有一个脉冲信号。另一种是一个有效数据的电平信号，在有效的数据下一直维持高电平。很困惑这两种写法都适用在什么情况下呢？大家都是怎么使用的呢？希望各位大佬不吝赐教。

ty_xiumud · 发表于 2022-10-27 09:22:48

一般来说是vld为高，表示data有效

gerry1512 · 发表于 2022-10-28 17:35:46

用Paulse做好同步

WindsLike · 发表于 2022-10-31 08:42:25

gerry1512 发表于 2022-10-28 17:35
用Paulse做好同步

确实用脉冲比较易于同步数据，那电平信号又在啥情况下适用呢？

[求助] Verilog模块间传输数据的使能信号用电平信号还是脉冲信号呢？

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