请教一下关于后端约束的问题

zzzya

这两天看了一下icc2的timing analysis user guide ，也逛了一圈论坛，对于后端的约束还是有点一知半解，还有一些问题不太了解，请各位大佬指点一下：
1. set_input_delay是对除了clock的input port进行设置吗
2.clock uncertainty由clock jitter+skew+margin组成，hold不需要加jitter？（好像在哪看过记不清了），CTS之后减掉clock skew值，route之后再适当减小margin，设置为周期的15%可以吗，后面再逐渐减少
3. 在网上看到有说clock latency不设置也没关系，因为DC阶段设置的ideal network，CTS之后长好时钟树，工具会计算实际延时，所以可以不用设置是吗，看了两个脚本，也都没有设置这个
4. set_clock_transition这个约束在CTS阶段长好时钟树之后是不是可以去掉
5. set_driving_cell、input_transition和set_drive这三个设一个就行，因为现在做的是block level的所以我用的是set_driving_cell，这个命令是从DC到PR结束所有的sdc里都要有吗?
还是说CTS之后就可以去掉了？
6. set_max_transition对current design和input/output port的约束作用范围有什么不同吗，比如sdc中同时设置set_max_transition 1 [all_inputs]和set_max_transition 0.6 [current_design]，
工具是怎么处理的，max_trasition的值一般设为工艺库里的一半左右？有必要对port和design分别设max_transition吗不会重复吗

热爱IC的小白

？？？