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利用Vivado与Modelsim进行联合仿真时,出现了问题. 对于Behavioral Simulation和Post-Synthesis Functional Simulation没有任何的问题, 当进行到Post-Synthesis Timing Simulation时,出现了问题, 在Modelsim中提示如下:
而在LOD_tb_simulate.do文件中的第9行为
不知道存在什么样的问题?
此设计为一个组合逻辑电路, 我通过时序约束文件建立了一个虚拟时钟来进行时序上的仿真. 当把仿真软件从Modelsim换为Vivado自带的软件后是可以显示出时序结果的, 所以不晓得到底是哪里的问题, 烦请各位大佬指出可能存在的问题.
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