带隙基准稳定性仿真怎么接

clyx · 发表于 2022-8-29 16:07:24

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请问一下有大佬知道这个带隙的稳定性仿真的话iprobe器件接在哪里嘛？我接在输出然后相位裕度从0开始增加，有问题。

143800 · 发表于 2022-8-29 17:10:41

接在主反馈环路断开点

clyx · 发表于 2022-8-29 17:17:34

143800 发表于 2022-8-29 17:10
接在主反馈环路断开点

主反馈断点是那个Vbg这个点嘛？还是其他的，有点不确定

143800 · 发表于 2022-8-29 17:19:32

应该是这个点

acging · 发表于 2022-8-29 17:20:46

只要在环路里就可以，比如iprobe放Q12的gate

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