SMIC 0.18 版图问题GT_18_R

Ashen_SNOW

在画pmos管时，选择将器件的S和D连起来因为figure是3，跑DRC发现出现了GT_18_R这个错误，请问这个的原因是什么？要怎么修改？

李幕白

这个DRC的错误很明显呀，浮空的GATE，结合第一张图就是你这个MOS管的POLY打了通孔，但是你没连或者标记输入啊。所以报错了。

李幕白

这一条DRC规则的错跟你的合并共用以及FINGER数等于3没有任何关系，   注意DRC规则开头的TG，这个是TG层的错误，即 POLY的错误，  后面的18——R是TG的错误类型以及序号，该类型可以在SMIC的design rule中查到，可以以这个类型的名称去搜索关键词。就能在Design rule中看到相关的详细的要求以及图形示例，同时，你可以把这一段英文的解释给复制到翻译上面就可以很清晰的理解他报错的原因了。

Ashen_SNOW

李幕白 发表于 2022-8-24 15:24
这个DRC的错误很明显呀，浮空的GATE，结合第一张图就是你这个MOS管的POLY打了通孔，但是你没连或者标记输入 ...

是不是意思目前不用改，等版图全连完，错误就会消失？

David.Z

Ashen_SNOW 发表于 2022-8-24 16:06
是不是意思目前不用改，等版图全连完，错误就会消失？

你把GATE接个漏再跑看结果不就知道了

西瓜慧子

大概意思就是提示你这个gate端没有连出去，你确认一下电路确实这个gate是悬空的那就不用管。这个DRC一般我会直接忽略掉

李幕白

Ashen_SNOW 发表于 2022-8-24 16:06
是不是意思目前不用改，等版图全连完，错误就会消失？

是这个意思，但是我想表达的不是说怎么去解决这个错误，而是怎么理解这个错误，错误怎么来的，怎么独立查找错误的相关信息。当然，如果你电路那边GATE确实是悬空的 那么这个错误就会一直在，常规操作是waive  忽略掉。

ncash0933

如果最后有接Source or Drain’s OD就当假错

lodestar6666

西瓜慧子 发表于 2022-8-24 16:28
大概意思就是提示你这个gate端没有连出去，你确认一下电路确实这个gate是悬空的那就不用管。这个DRC一般我 ...

在CMOS工艺里，是不允许MOS管的gate悬空的，S和D可以悬空，但gate悬空会感应电荷，带来不确定的漏电

Ashen_SNOW

李幕白 发表于 2022-8-24 16:37
是这个意思，但是我想表达的不是说怎么去解决这个错误，而是怎么理解这个错误，错误怎么来的，怎么独立查 ...

感谢感谢，学到许多